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带宽高达5.12 Tbps!FPGA初次集成光子芯片,即将送样

2020-01-20 11:53:41 源头:EETOP

高功能计较须要高功能I/O。一段时间以来,业界了始终停在尽力改造高带宽的远程解决办理。去年Intel以及Xilinx都推出了56G I/O的FPGA。长间隔112G SerDes PHY已经宣告,随着即将推出的5纳米节点的表现,形态大概会更好。再往前看,超过112G的行业路线图充溢了了始终确定性。对于跨度几十米或者更长的间隔,将运用光通讯取代电旌旗旗号通讯。倒霉的是,这些产物畸形为反向干系的。间隔物理裸片越远,传输的资源就越高。同样,较高的数据传输速率通常会断送密度,因此单片硅光子芯片被视为音讯从事的更好的解决办理。

在过去的十年中,大量实现高集成度的模式被大量商业引入。诸如TSMC CoWoS以及Samsung I-Cube之类的硅中介层以及诸如Intel的EMIB,这些封装技术可将多个管芯缜密地集成在对抗芯片上。市场上的首批产物通过历程将DRAM芯片直接封装在CPU阁下,从而进步了带宽并起飞了功耗,进而实现了了高带宽DRAM。除了内存以外,还须要支出庞大的尽力来反对将多个利基用场的芯片(在这种状况下更合乎地称为小芯片)结合在一起在封装上,以增强芯片的成果。尽管即日,大少数基于小芯片的构想仅波及自己开发的小芯片,未来的构想大概会合并多个公司的裸片。词攀类事变中最先的便是英特尔的Stratix 10 FPGA系列,该系列由包罗多个AIB链接的单片FPGA芯片造成。英特尔可能供应多种具备了始终同成果的小芯片。近来,OCP宣告创建自己的事变组,以鞭策整体行业的小芯片尺度。

Ayar Labs是一家位于加利福尼亚州的硅光子学独创公司。该公司在A轮融资中筹集了2400万美元。Ayar接收了了始终通常的模式来寻求从事器市场而了始终是收集。他们的条件很大略–将光学器件尽大概挨近计较芯片,以实现更好的带宽以及能效。换句话说,要实现近乎单片的光子集成,得到与其余封装组件相称的每一比特传输能量效力,同时实现可能超过几十到几百米的远程通讯。

TeraPHY

Terabit PHY,简称TeraPHY,是Ayar实验室的第一款产物。这是一个原型光子学芯片,它被构想成与CPU、GPU或者FPGA一起集成在包中的体系中。re只是一个小问题——光学以及电子着实了始终完备相互通讯。秘诀是甚么?Ayar的构想操纵了GlobalFoundries的45nm RF SOI(绝缘体上的射频硅)工艺,该工艺准许他们开发集成光学元件以及光学器件周围的庞大电路的单片集成构想。简而言之:这使他们可能在一侧提供电气I / O接口,在此外一侧提供光接口。

英特尔已经开发了一个遍布的芯片架构环抱其层10 FPGA家属。但整个这些芯片都是外部研发的。好音讯是,该架构运用AIB接口在主FPGA芯片以及种种芯片之间举行通讯。作为DARPA ERI样式的一部门,该接口也被作为凋谢尺度凋谢,因此它再也了始终是英特尔或者EMIB的专利。Stratix 10多芯片体系结构使其自己具备TeraPHY提供的成果——用TeraPHY小芯片调换散失一个电子收发器?,只要接口是兼容的,便可能了。这是Ayar Labs选定的路线。

电旌旗旗号接口

对于TeraPHY,Ayar集成了AIB接口的24个通道。现实上,每一列准许的最大通道数为24个通道(以及AUX块)。每一个通道代表一组旌旗旗号。在之后的凸点间距为55微米时,这象征着二十个发送数据旌旗旗号以及二十个接收数据旌旗旗号。其运行速率高达2GT/ s。Ayar说,对于他们的TeraPHY小芯片,总接口带宽为960Gbps,这解释他们运用的是1GT/s AIB基本规格,而了始终是2GT/s AIB Plus规格。

由于AIB接口运用的凸点间距很小,因此可能在硅上运用。在Stratix 10案例中,这象征着运用英特尔的EMIB技术。鄙人面未实现的封装中,大型Stratix 10 FPGA芯片的右边有两个TeraPHY小芯片。

EMIB的职位中央在整个管芯的边际清晰可见。请把稳,FPGA的此外一端大概还有其余小芯片。

光旌旗旗号I/F

位于AIB接口以及光接口之间的是可设置设置装备排列摆布的交织胶连逻辑,该逻辑将AIB通道映射到光通道。交织开关准许一对于多毗邻。单个电旌旗旗号通道可能通过历程多个光接口发送,反之亦然。TeraPHY小芯片集成了十个光子宏对于,一个宏用于发送,一个宏用于接收。

芯片内的光穿过波导。由于光的特色,多种波长的光可能沿着对抗波导传播而了始终会相互关扰。波分复用(WDM)技术用于将多个这样的波长引入到波导中,以增长可能在对抗光纤链路上传输的数据量。为了实现这一指标,Ayar在对抗波导上运用了多个微环形谐振器,运用来自波导的了始终同波长将数据与光或者电举行数据转换。各个低功率硅光子环形谐振器锁定在它们事变的特定波长上。这些环形谐振器由CMOS驱动器驱动,该驱动器与管芯上的数字逻辑的复位相接口。

每一个宏对于中包罗一组PLL,TRXSlice以及其余使它们整个事变所需的逻辑。假设检察GDSII截图,则可能患上出八个TRX切片,每一个波长一个。构想每一个宏中的种种PLL,以便可能将数据速率设置设置装备排列摆布为高达2x的增量。之后的TeraPHY小芯片准许的数据速率为16 Gbps,25.6 Gbps以及最高32Gbps。由于每一个波导有八个波长,因此您正在检察每一个宏的128 Gbps至256 Gbps的可设置设置装备排列摆布聚合带宽。

之后的TeraPHY小芯片包罗10个宏对于。这象征着它可能在整个光学宏上提供高达2.56 Tb/s的聚合带宽。这比AIB链接上的整个成果要多了始终少。当初尚了始终清晰它们为甚么云云了始终平衡,然而由于可能将单个AIB信蹊径由到多个光信道,因此在举行词攀类通讯时大概具备拓扑。譬如,一个SoC将流量路由到其余两个SoC。值患上补充的是,由于在接收端了始终须要纠错,因此它在光通道上运用NRZ调制样式。

为了与英特尔创建搭档干系,将两个TeraPHY集成到Stratix 10 FPGA中。这象征着每一个FPGA的总光带宽为5.12 Tbps。两个小于50平方毫米的小芯片令人印象粗浅!

那么,如何从芯片上物理地取出它呢?输入或者输入波导进行于光栅耦合器,光栅耦合器是在其顶概况上具备脊以及凹槽的设置装备排列,准许光以某个特定角度从波导中散射进来。在这里,将光鲜攀拉到足量近的间隔,使其可能收集散射的光。

对于Intel Stratix 10 FPGA,光芒从顶部散出。换句话说,TeraPHY组件波及通过历程芯片背面对于齐以及粘合光纤。光纤毗邻器从盖子顶部直接穿过一个住口,直达TeraPHY小芯片。

英特尔FPGA产物策略与翻新副总裁文斯·胡(Vince Hu)表示:“我们看到的数据中心事变负载激增,它们对于带宽的需要了始终餍足,而且须要在机架级间隔上毗邻设置装备排列。” “做到这一点的最佳模式是运用光学互连,并运用Ayar Labs小芯片,我们可能在低耽误以及低功耗的状况下实现很高的带宽。”

由于AIB的耽误极低,仅为3ns左右,因此通过历程AIB到TeraPHY并通过历程AIB的来回通讯的耽误了始终到10 ns,而每一米的耽误约莫为5 ns。光纤(取决于整体体系的设置设置装备排列摆布),最长可达2公里。TeraPHY的总能源效力略低于5 pJ / bit。该数字包罗AIB接口,交织开关以及光学宏块。

SuperNova激光

值患上一提的是该芯片的事变温度。由于FPGA的功率高达300瓦,而TeraPHY又增长了4.7W,因此该芯片的热量大概会很高– Ayar报告的数字大概高达90摄氏度。GlobalFoundries 45 RF SOI已经餍足1级(-40ºC至+125ºC)以及Ayar自己的TeraPHY小芯片的恳求,该构想通过历程可能跟踪以及管理热质变迁的分内管制调谐逻辑来遭逢这些温度。倒霉的是,对于光源(激光器),它大概会遭逢这些温度的影响,这大概会影响设置装备排列的牢靠性。

为此起因,Ayar Labs还开发了一种称为SuperNova的外部激光器。SuperNova之后反对八个以及十六个波长。波长被多路复用并放大到八个或者十六个输入端口上。换句话说,Ayar之后的SuperNova激光器统共反对256个通道,总带宽为8.192 Tbps。激光的功率效力为1-2 pJ / bit。

埋伏的路线图改造

Ayar Labs TeraPHY小芯片表现出集成光子学的后劲。对于同类产物而言,这一数字令人印象粗浅。Stratix 10上的第一代AIB接口在第一代EMIB的55微米微凸点间距上的能效约为0.85pJ / bit。英特尔近来评论战执了了始终少方案,将这个数字起飞多达0.5 pJ / bit或者更多。能源效力的进步与更高密度的微型凸块相结合,应该可能以与之后原型机相似的功率得到更高的带宽。此外,Ayar之后的TeraPHY小芯片操纵WDM以便在对抗波导上以八个波长发送八个比特。即便我们假设他们了始终会再平添任何渠道,它们现实上可使TeraPHY小芯片上的波长数目增长一倍,从而使光I/O带宽增长一倍。Ayar的SuperNova激光器已经反对16种波长。在Supercomputing 2019上,Ayar Lab传播鼓吹将于于2020年第一季度最先送样。

原文:https://fuse.wikichip.org/news/3233/ayar-labs-realizes-co-packaged-silicon-photonics/2/

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