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干货!!千兆位串行链路接口的SI模式

2019-10-14 14:13:14 源头:EETOP

本文共分8个部门:

  1. 通过历程“自上而下”的模式将SI推向上游
  2. PCB互连的预结创建模
  3. IBIS-AMI建模
  4. 启用禁锢驱动构想
  5. 高效的互连提取
  6. 运用IBIS-AMI模子举行仿真
  7. 反向信道训练


简介

随着电子行业技术的成长,特殊是在传输接口方面,从PCI到PCI Express、从ATA到SATA、从并行ADC接口到JESD204、从RIO到Serial RIO等等,无一都证明白激进并行接口的速率已经到达瓶颈,取而代之的是速率更快的串行接口,于是原来用于光纤通讯的SerDes 技术成了了高速串行接口的干流。串行接口松张运用了差分旌旗旗号传输技术,具备功耗低、抗滋扰强,速率快的特色,诸如PCI Express®(PCIe®)Gen4等串行链路接口的数据传输率将到达双位千兆级传输速率。由此,器件建、互连建模以及综合模式必须了始终时成长,以应答于了始终时减小的构想余量以及当今工程师面临的更具挑衅的合规尺度。本系列文章将从各方面深入综合交涉,为凉落危害并优化构想,将综合尽大概地推向上游相称弛缓,以实现掂量、可行性钻研、元件取舍以及禁锢得到。

由于诸如PCI Express®(PCIe®)Gen 4等串行链路接口的数据传输率将到达双位千兆级传输速率,器件建、互连建模以及综合模式必须了始终时成长,以应答于了始终时减小的构想余量以及当今工程师面临的更具挑衅的合规尺度。为凉落危害并优化构想,将综合尽大概地推向上游相称弛缓,以实现掂量、可行性钻研、元件取舍以及禁锢得到。

链路中,SerDes发射器以及接收器的平衡的精确建模对于得到更好的仿真成果相称弛缓,这包罗几乎整个高数据速率串行链路中具备的庞大自顺应平衡。随着过孔阵列须要全波3D的解决办理,以便通过历程过孔stub以及耦合口头精确地表征其庞大性,互连模子也面临新的挑衅,这大概会须要几分钟到几小时或者几天的提取时间。仿真之后,通常须要接口特定的后从事来查看发射器、传输同道以及接收器的合规性。

接下来将介绍构建串行链路预构想“假造原型”的模式,以及如何构建与之干系的互连以及SerDes模子。我们将查看如何运用IBIS-AMI模子,以及若安在没有现有模子运用的状况下构建自己的模子。它还将向您展示最新的互连提取技术,以便在管制计较时间的同时保障 “您须要的全波精度” ,以及如何运用基于尺度的合规工具来自动推广结构后综合以及低等接口验收,如 PCI Express Gen 4。

随着数据速率的了始终时减速以及电源电压的了始终时减小,用于正文逻辑的“单元间隔”或者“UI”受到了分明的压缩。


种种PCI Express数据8’’运行通过历程 FR4带状线

随着事变空间愈来愈小,将旌旗旗号完备性(SI)综合历程进一步推向上游变患上愈来愈弛缓,以便在构想历程中更早地定位问题、应答于挑衅,从而减轻流程后真个危害。这须要激进模式的一些变迁,以及用于建模串行器/解串器或者用于发送以及接收高速旌旗旗号的“SerDes”器件的新技术。这种前期的劳动成果包罗构想中优化的质料清单(BOM),以及实现禁锢驱动印刷电路板(PCB)物理结构历程的禁锢。结合高效的结构后互连提取以及自动化合规查看,可能确保给打造商验收您的构想,没无意外或者进度影响,并在硬件方面得到败北,同时克服低廉又耗时的返工。

 

通过历程“自上而下”的模式将SI推向上游

败北实现可能到达这些数据速率的关键因素之一是在激进的结构后验证法式中将SI阐提倡点更多地推向上游。这里有一个缺陷的认识,在激进的“自下而上”模式中,直到通过详细的PCB结构后才气举行无意思的综合。然而在现实硬件构想状况中并了始终是云云。

当构想工程师实现layout后,通常有一两天的时间,来自各个学科的工程师(板滞、热、旌旗旗号完备性、电源完备性、EMI)可举行原形查看,为末了的layout提供一些改造意见。然而,通常要遭逢来自样式司理的庞大压力,要在划定的时间段内将Gerbers交给PCB打造商,而装配厂将按序订购元件并接收这些裸板举行装配以及测试,软件工程师将会期待硬件进入实验室,以便他们可能测试最新的软件版本。换句话说,在PCB layout开端实现时,提供链依靠性的多米诺骨牌效应将被完备捕获于样式司理的甘特图中,而在这一点上推广详细SI综合的可历时间将很短。通常更大概的是,“运行综合,直到时间耗尽,而后发货”,而了始终是“运行综合,直到您餍足,接口事变同样寻常,而后发货”。

为了在该PCB构想流程的压缩后端实现关键节点的签收,筹备事变相称弛缓。一个策略是“自上而下”,提早于前期,创建一个初期版本的串行链路接口仿真测试台。当您开端体会用于发送以及接收旌旗旗号的SerDes以及协议(譬如PCI Express Gen 4)时,可能在初期BOM阶段最先从上游举行详细的情理图构想,这是解决体系分区、多少好多个PCB将用于创建旌旗旗号路径、以及将用到甚么样的毗邻器的同样寻常模式。体系中整个?榈南晗赶晗改W釉谡飧龀跗诮锥巫攀盗耸贾粘诨,末了可运用 “现有模子占位” ,然而在体会更多详细音讯的状况下,它们将被调换(合规工具包是一个您搭建初期测试平台所需前期模子的丰厚源头,将在后续部门中介绍。)简而言之,假设您可能在餐巾纸上绘制接口,那么您应该就可以够早日整合仿真测试平台。这种自上而下的模式有了始终少短处:

  • 可使您可视化整体体系以及将被遍历的旌旗旗号路径。
  • 可能帮手您确定实现整个芯片间旌旗旗号路径毗邻所需的整个模子,以备用。
  • 提早运行一些法式,使您可能提早搭建仿真测试平台,从而整体历程中的后续事变主如果更新拓扑中的模子、更详细地重新运行仿真。当时间弛缓时,这个历程的前期可能节约大量的时间。

同样寻常构想模式

随着串行链路拓扑的初始原型拓扑,而且各个?橹辽倬弑赶钟谐跏寄W,您应该具备一个测试平台,用来仿真,并以指标数据速率传递流量举行综合。当初,在您的构想历程中,将徐徐最先运用更详细、更着实的模子调换初始模子。这些模子通常有如下几类:

  • SerDes发射器以及接收器的IBIS-AMI模子
  • 分立器件的Spice模子(譬如AC去耦电容)
  • 封装
  • PCB走线
  • PCB过孔
  • 毗邻器

第一步是在拓扑中各?樗璧哪W右约霸诳庵械南钟心W又渚傩胁罹嘧酆。用现有模子增强测试平台,并验证仿真成果。接下来,列有缺氨赡模子,探讨模子提供商(可以是外部的或者外部的),并提出模子需要。记录探讨人、探讨日期以及模子的形态。当您得到它们后,就可相应地增强您的测试平台了。

假设我们正在奋力于PCI Express Gen 4串行链路的研发,数据的传输速率为16Gbps。再假设我们可能得到提供商提供的AC耦合电容、封装以及毗邻器的模子,以及来自SerDes接收真个IBIS-AMI模子。接下来还须要PCB的走线以及过孔模子,以及发射真个IBIS-AMI模子。假设提供商长期无奈提供这些数据,那就让我们先来解决PCB架构的问题吧。

PCB互连的预结创建模

PCB走线的建?赡艽拥玫讲愕结构最先,包罗勾通链路差分对于的质料、电介质以及导体厚度、阻抗、线宽以及间距。接下来,须要确定串行链路(通常与接地层相邻)的弛缓布线层,以便您可能天生实用的微带线或者带状线模子。有了这些音讯,下一步便是估算互连的长度。从这个层面上来讲, “结构办理” 或者PCB的大略结构是颇有用的。您可能通过历程平面结构工具输入基本的PCB外表、层叠结构,从封装库中提取部件,甚至可能界说一些大略的收集,整个这些都没有一个正式的构想、完备的情理图或者网表。

结构办理时,了始终要忘怀AC耦合电容。它们将被布置于电路板的顶层、在SerDes器件周围、还是与大部门别的分立元件一起位于电路板的背面?这种取舍会导致了始终同的过孔设置设置装备排列摆布,以是在这一点上须要粗疏思量。在整体体系构想中,概况贴装毗邻器也属于这一类。

从平面结构中,找到串行链路的曼哈顿长度作为初始的PCB长度。将这些音讯输入到SI工具中,为PCB的弛缓布线天生一个W-element模子,并将其放入SI的仿真平台。

提取平面结构的曼哈顿长度举行布线前的走线建模

对于仿真平台所需的其余走线模子也频频葱皇历程,包罗微带线的扇出奔线、毗邻到AC耦合电容任一侧的走线等等。

运用PCB上的通用走线模子后,我们将最先体贴过孔。过孔是板上几十或者数千兆位串行链路的弛缓造成部门。它们通常代表整体旌旗旗号路径中最大的“速率突变点”,优化这些过孔构想使其插损以及回损最小,对于高速率传输数据相称弛缓。在一些特殊状况下,大概通过历程仅有微带线的布线解除了过孔,但通常了始终会这样做。高数据速率串行链路的过孔数目诚然应该尽大概增多,但通常无奈被完备解除了。

过孔了始终间断性“速率升沉”

钻孔直径、焊盘尺寸、反焊盘构想以及接地通孔都是构想中的关键因素。过孔的一个弛缓思量因素是分支线长度,或者说是旌旗旗号过孔的未运用部门,这大概引起信道中旌旗旗号的反射。通过历程粗疏取舍布线层、操纵盲孔或者背钻等技术可能有用的管制分支线的长度。

通过历程结构参数举行优化

关键参数的自动扫描可能分明减速串行链路的过孔优化构想。一旦确定了所需的过孔结构,就须要确认并将其运用在PCB的布线之中。传递这些过孔构想参数的自动化机制彩色常有用的,可能确保它们在物理结构中根据预期实现,成了“精确的构想”,而且使过孔对于原形眼图的影响最小化。

IBIS-AMI建模

假设我们的PCIExpress Gen 4串行链路,运用初始的PCB走线以及过孔模子,别的的缺散失部门用于发射器的IBIS-AMI模子,“AMI”表示算法模子接口。正如其名,IBIS-AMI模子具备以激进IBIS (I/O 缓冲区音讯范例) 样式界说的“电路”部门以及以AMI样式界说的“算法”部门。二者都是完备模子所必须的。

该模子的电路或者IBIS部门用于形貌发射器的电压摆幅、输入阻抗、寄见效应以及回升/起飞时间特色。这些音讯应该在您SerDes发送器的数据表中。假设数据表表现,以50ohm作为参考阻抗,摆幅为1V,单端50欧姆输入阻抗,0.5pF范畴内的焊盘电容,以及20ps左右的单端回升/起飞时间。接收一个尺度的IBIS模子作为最先,是最直接的做法。


开端的IBIS模子

该算法(或者模子的AMI部门)用于形貌发射器的平衡口头。在PCI Express Gen 4的状况下,这由前向反馈平衡(FFE)或者 “去减轻”造成。FFE将包罗多个“抽头”,表示发作去减轻口头的main以及boost驱动器,boost转换位(譬如0到1的转换)以及去减轻波动形态位(譬如间断的多个1)。这些抽头的感化巨细通罕用系数来表示,表示与主抽头比拟它们的比例系数。


含PCI Express预设的FFE以及发射器波形

将上述音讯作为输入,当初的IBIS-AMI仿真工具通常包罗直接天生AMI模子的成果。同样,这些音讯通?赡茉赟erDes发射器的数据表中找到。假设您感快活喜好的发射器运用与PCIExpress范例中形貌的类似的去减轻设置,可运用如前所述的自动化工具,操纵上述的抽头系数倏地直接地天生AMI模子。

启用禁锢驱动构想

通过历程创建预结构测试平台,填入干系模子,生败北效传神的仿真成果,这时间辰正合乎启用禁锢来驱动以及管制串行链路的物理结构。这大概会导致测试平台须要一些改造以及迭代,来平添更多的细节,这是可预期的。此时的模式是参数化测试平台的关键元素,扫描它们以量化其对于整体接口功能的影响,并限定那些参数以确保我们的构想在实现时餍足合规恳求。在PCI Express Gen 4的状况下,焦点恳求是眼图高度至少为15mV,眼图宽度为0.3UI(对于16Gbps的数据速率而言约为19ps),指标误码率(BER)为1e-12。

那么扫描哪些范例的参数是无意思的?我们从SerDes器件最先,他们的电路模子中通常含有硅工艺/温度/电压(PVT)的倏地以及慢速Corner系数,以是这方面应该被包围。假设您是PCB的构想职员,大概没须要定会点窜或者管制它们,然而它们的影响应该在扫描仿真中加以思量,由于您的PCB须要在那些条件下事变。此外,假设您可能得到SerDes的封装模子,涵盖互连寄见效应的最小/最大范畴,那么也应被包罗进去。毗邻器以及AC耦合电容模子也是云云。

PCB互连从发射器最先事变,了始终停到接收器。当初的器件具备精细的引脚间距,为了从这些器件顺遂出线,通常须要增多差分对于的线宽以及间距。因此这些变窄的多少结构同样寻常会比电路板的弛缓部门发作更高的阻抗,因此会发作阻抗了始终间断性。扇出线应该走多长才了始终会表现问题?这也须要在链路的接收端思量。

一旦输入到电路板的弛缓部门,就应扫描差分对于的线宽以及间距,以到达PCB预期的阻抗容差范畴(通常+/- 10%)。而且,了始终停连结电路板上差分走线的间距波动可能是了始终切现实的。他们大概须要相互分开,并长久解耦以绕过妨碍,甚至毗邻到AC耦合电容。这将变迁差分对于的特色阻抗。解耦线可能走多长?电容引脚的escape走线可能走多长?这对于成果有严峻影响吗?

在那边布置电容?发射端周围?接收端周围?职位中央有影响吗?扫描职位中央音讯可能量化这些影响。差分对于正负引脚之间可能走多长的线?布线长度是了始终是须要在layout中匹配到+/- 1 mil范畴内?还是可能准许10或者20mils的容差?请记着,搞清晰甚么是无关紧急的与搞清晰甚么是紧急的同样弛缓。

串扰大概会对于串行链路接口发作很大的影响。假设电路板上有足量的空间,则可能不便地将禁锢用于差分对于周围,以发作足量的间距,来解决串扰问题。然而了始终少构想太浓厚甚至于这种模式无奈实用,这象征着其余旌旗旗号赴任分串行链路的间隔以及耦合长度也须要思量并扫描。

链路的总长度也是一个基本因素。SerDes器件的平衡构想是为了抵御有损互连,然而它们可能做到的了局是有限的。须要确定的一个很弛缓的参数是:整体布线到达多永劫仍旧可能天生合乎范例的成果。

如下这些因素大概着实了始终是须要思量的禁锢的整个列表,但提供了一个好的最先:

  • 扇出布线宽度、间距、长度
  • 弛缓布线层调配
  • 额外的差分线宽度以及间距
  • 阻抗容差
  • 最大非耦合长度
  • 最大过孔数
  • 差分相位容差
  • AC耦合电容到发射端或者接收真个最大长度
  • 整体串行链路布线的最大长度
  • 与其余旌旗旗号的最小间距以及最大耦合长度(平行形态)
  • 过孔结构界说

将这些参数退出预结构测试平台中,可能扫描这些参数,并对于其影响举行量化。这项事变所交付的是一套现实的、可推广的、量化的禁锢,可能导入到物理结构历程,并由layout构想职员运用自动构想法令以及电气法令查看(DRC/ERC)来管制关键串行链路接口的结会商布线。

Layout构想职员通常恳求加紧或者点窜初始的布线法令。这是很通常的,由于偶然间一些藐小的点窜可使构想更为参差以及高效。而在预结构的测试平台中,应该可能很直接地调度一些参数,重新扫描,并评估所需的变迁是了始终是会大大影响Margin。这个“协商” 历程大概会履历几个迭代循环,才气发作更好的成品。从SI的角度来看,原形指标仍旧是通过历程布线构想来实现末了的验证以及合规性查看,并发作可吸取的Margin。


将禁锢退出layout以启用禁锢驱动构想

高效的互连提取

一旦物理layout实现(或者至少串行链路差分对于的布线实现),便可能举行结构后验证。须要抉择运用多大的带宽举行模子提取。为了评估这一点,须要思量通过历程链路传递的旌旗旗号。 PCI Express Gen 4的规格是指回升时间约为22ps,丈量值为10%至90%。将回升时间与旌旗旗号带宽相探讨干系的榜样表白式是:

BW (GHz) =350 / Trise (ps)

对于PCI Express Gen 4来讲,我们首先思量的是至少16 GHz的旌旗旗号带宽,而且假设思量平衡因素大概会更高。大少数工程师会维持数倍于数据速率的最小带宽,这样就处于30至50 GHz的范畴内。因此,为了精确,须要全波3D电磁场求解器,特殊是针对于庞大的非平面结构(如耦合过孔)。以是末了的偏差是为这些范例的串行链路排列全波三维提取技术。

问题在于计较的时间。正如背面所会商的那样,在构想历程中,详细的互连提取的关键在布线后。而构想周期的末了畸形为最具时间挑衅性的,由于须要永劫辰的计较。尽管从精确的角度来看庞大过孔结构须要3D全波模式,然而对于长而均匀的传输线,如PCB中的走线,就计较患上太慢了。对于这些结构来讲,倏地2D模式运行了局还可能,以是在提取引擎方面具备一个基本争执。

最有用的技术是将两种模式结合起来,为您提供“全方位的需要”,同时将更快、更大略的模式排列到长而均匀的传输线结构中。这通常被称为“切割以及缝合”模式,其中把柄所候发现的特定互连结构,将要提取的整体互连结构剖析身了始终同的地区。具备3D结构的地区,如过孔,被标记为全波引擎解决办理,而具备长而均匀传输线的地区用2D技术解决。


将互连分成多个地区举行切割以及缝合

原形的成果组合成一个原形的S参数,就像整体收集都是由全波引擎提取的。这种技术的短处是提供了全波精度,同时,提供的解决办理时间比单用3D全波求解器提取整体收集的时间要快一个数目级(或者更多)。

此时,可能将详细的互连模子插回仿真测试平台举行结构后验证,取代预结构阶段开发的PCB走线以及过孔模子。

运用IBIS-AMI模子举行仿真

此时,SerDes元器件提供商应该已经提供了所需的IBIS-AMI模子,假设这些模子可用,那么调换仿真测试平台中的对于应模子。当初,我们重点体贴后仿真的验证事变。在仿真测试平台中调换为你自己的模子,尽管这时间看起来你宛如就立刻可能举行仿真事变了,然而对于IBIS-AMI模子仍旧有了始终少事变须要做。

如前所述,算法部门或者IBIS-AMI模子的“AMI”部门为SerDes的平衡成果。在双沿数据速率的事变状况下,SerDes平衡技术总是接收实时顺应的模式。为了摹拟这种口头,AMI模子通常会有多个设置供用户取舍,以便可能手动调度平衡以得到特定通道的最佳驱动。为了找到最佳的设置组合,通常把它当做 “读者的训练”,即SI工程师最佳通过历程扫描多个组合以找出最佳值。

更低等的AMI模子会将部门或者整个自顺应纳入通道仿真中,从而更精确摹拟现实硬件的口头。但即便运用这些范例的自顺应模子,仍旧通常须要查看以及优化设置。譬如,接收器的AMI模子包罗间断时间线性平衡器(CTLE)、自动增益管制器(AGC,偶然称为可变增益放大器或者VGA)以及讯断反馈平衡器(DFE)。


接收器平衡

在这个特定的模子中,每一个子?椋–TLE,AGC以及DFE)动静调度其设置,因此您大概了始终须要手动干与干与。运用默认设置运行时,可观观察到如下内容。


初始通道仿真成果

尽管眼睛睁开了,但CTLE、AGC以及DFE系数的图表表现它们在仿真历程中着实了始终真正收敛,而且间断反弹。初始设置使AGC?楸菴TLE?榈乃秤λ俾士炝奖。减速AGC顺应到4倍的CTLE顺应速率,可发作这些成果。

操纵AGC更快的顺应性,您可能看到整个三个?椋–TLE,AGC,DFE)的系数都已经最先收敛。但收敛发作在约150,000位后。因此,将接收器AMI模子中的 “Ignore_Bits” 从40,000增长到150,000,这样会从成果中删除了初始部门的仿真成果,这样综合工具将评估收敛后的成果,就像在着实硬件中发作的那样。这样发作了如下成果。


交融接收器平衡设置

参数,1e-12对于应的BER的眼高从40mV增长到85mV,进步了100%以上。


带有收敛接收器平衡设置的成果

这阐明白一些运用低等AMI模子举行仿真的藐小的中央。用户仍旧须要粗疏欣赏模子提供商的文档,体会可用的可调设置,并相应地运用它们。

反向信道训练

平衡器自顺应的此外一项才气是反馈训练。了始终少高速串行协议划定SerDes接收器可能评估发射器送出的training patterns的旌旗旗号品质,以词攀来抉择发射器平衡的巨细,而后将这个恳求反馈给发射器,而后评估下一个training pattern。这个历程会频频多次,直到接收器对于发射器的设置餍足,那么这个餍足的设置就会被现实传输入去。


反向信道训练

尽管当初的IBIS尺度还了始终反对反馈训练成果,然而已经有一个干系的改造发动BIRD147,鄙人一版本的IBIS范例中将退出该成果。

如下PCI Express Gen 4示例,运用或者了始终运用反馈训练:


初始信道仿真成果

初始成果(赤色)表现的是未启用反馈。在这种状况下,发射机的AMI模子把柄信道特色自行优化其FFE抽头系数,而接收机AMI模子的顺应则在整体信道仿真历程中实时实现。第二个成果(绿色)表现的是启用反馈训练,而且清晰地天生一个睁患上更大的眼图。值患上把稳的是,假设您检察两种状况下运用的FFE抽头系数之间的悬殊,您将看到FFE系数在启用反馈的状况下已经被调低。如下表现了前导抽头系数若安在反馈训练中做自顺应:


前导抽头系数在反馈训练中的自顺应

在这里您可能看到,前导抽头系数从相对于于值约为0.16最先,而后在反馈训练历程中,把柄接收机的判断,将其起飞到0.14的范畴。这使患上接收机更后退先辈的平衡成果可能实现更多的“繁重事变”,并原形发作更好的整体了局。这表现了在通道仿真历程中运用反馈成果,以及发作可能精确摹拟SerDes器件的口头的AMI模子的弛缓性。

自动合规性查看

有了详细的结构后互连以及IBIS-AMI模子的精确推广,您可能体贴特定的、感快活喜好的接口(本例中为PCI Express Gen 4)的合规性查看。

每一个接口都有自己的特定尺度。在这种状况下,PCI Express确定了了始终少眼图干系的时域尺度、无源互连通道的频域尺度以及餍足特定发抖容限范畴的才气。

孤独评估这些尺度大概会无比耗时,特殊是,假设须要多次运行来扫描构想范畴以及多个通道模子的气候。用于通用串行链路尺度的自动合规工具包通常会提供一些仿真工具,可帮手大幅减速合规性查看速率并收缩签收时间。


表1:PCI Express合规性查看

自动扫描关键参数,并标记合规性过错,可能更好地包围您的串行链路构想,并可帮手查看您所关怀的其余范畴。


PCI Express合规性查看成果

运用合规性工具包的此外一个弛缓短处是可能在预结构阶段运用干系的模板。正如背面所会商的那样,为可行性掂量创建初期测试平台相称弛缓。然而在这个阶段通常不足一些须要?榈淖攀的W,偶然须要运用“占位符”模子。随自动合规套件提供的模板通常会预先添补现实的拓扑以及模子,包罗发射器以及接收器的SerDes IBIS-AMI模子的范例级模子,并把柄该特定尺度的范例中形貌的参考参数举行创建。这些模板以及与它们干系的模子为您的结构前测试平台开发提供了一个很好的启程点,有助于最大制约地增多启动以及运行所需的时间,克服构想返工。

总结

两位数的千兆数据速率的串行链路接口有其奇特的构想挑衅。从预构想阶段最先,自上而下的综合模式可减轻干系危害、并可克服高代价、费时间的重新构想。这项事变的成果是为了确定禁锢驱植物理结构所需的布线法令。须要特殊把稳过孔结构来管制插入斲丧以及回波斲丧;将已经知杰出的过孔结构导入结构的模式相称弛缓。须要IBIS-AMI模子来表示在这些数据速率下看到的自顺应平衡以及反向信道成果,而且可能把柄需要倏地创建范例。 “切割以及缝合”(“Cut& stitch”)技术可能运用在须要提取布线后互连提取,在得到全波仿真精度的同时,克服端到端全波3D提取的计较丧散失。自动合规工具包可促进串行链路构想的败北签收,同时为预结构综合阶段提供有代价的启程点。

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《高速电路构想综合与仿真》

课程介绍

本课程基于讲师多年的实战履历,详细介绍了旌旗旗号完备性(SI)、电源完备性(PI)较完备的知识体系,以及种种了始终同的旌旗旗号完备性问题在现实样式中的表现,特殊是近来DDRx技术范畴,以及xGH高速旌旗旗号范畴的一些钻研成果。通过历程理论以及理论相结合的作育模式,帮手电子行业工程技术职员在明白高速旌旗旗号传输素质的底子上,把握综合SI问题的工具以及本领,进步PCB产物构想以及了始终限房吗的业余技术,为企业作育精良的SI工程师以及样式管理职员,进步产物功能品质以及牢靠性,增强产物的市场相助力。

培训了局

本课程是使患上电子体系构想工程师们在精确明白旌旗旗号完备性以及电源完备性的理论底子上,可能更好的把握高速电路体系构想的模式以及本领,跟上行业成长恳求。

培训工具

样式司理、产物研发职员、SI工程师、测试及品质管理职员

课程片断摘选


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课程章节

第一讲 高速体系构想与微波传输线

本课程第一讲介绍高速电路体系构想所面临的问题以及挑衅,而后叙述了高速旌旗旗号的基本理论知识。此部门内容意在提示读者在高速体系中碰到的新问题,以及解决这些问题所需的理论底子。本节内容并重介绍了高速旌旗旗号传输的素质,以及对于传输介质的恳求。读者体会了高速旌旗旗号传输的素质之后,能更好地明白以及把握高速构想中的关键因素以及构想恳求。

第二讲 SI反射综合

本节内容报告旌旗旗号完备性中的第一大类基本问题:旌旗旗号的反射以及综合模式。旌旗旗号的反射是高速旌旗旗号构想中的最基本问题之一,也是体会其余旌旗旗号完备性问题的底子。本节中详细讲授了旌旗旗号反射的机理,旌旗旗号反射的基本计较综合模式,以及在理论中如何有用地提防以及按捺反射。通过历程对于旌旗旗号反射情理以及综合模式的学习,有助于读者从一最先就服从杰出的构想习俗,为保险牢靠的体系构想打下一个杰出的底子。

第三讲 SI串扰综合

本节内容报告旌旗旗号完备性中的第二大类基本问题:旌旗旗号的串扰以及综合模式。旌旗旗号的串扰也是高速旌旗旗号构想中的最基本问题之一,也是影响体系保险性、牢靠性的关键因素。随着电子体系构想庞大性的增长,由串扰所带来的旌旗旗号波动性问题也变患上更为庞大。本节中详细讲授了旌旗旗号发作串扰的机理,以及在理论中如何有用地提防以及按捺串扰。通过历程理论讲授以及形象的动画演示,告发影响串扰的种种关键因素,使读者对于串扰的明白以及把握更为形象化详细化。本节中,借助对于串扰的学习,还讲授了差分旌旗旗号的情理以及构想特色,对于长期以来业界对于差分旌旗旗号缺陷的熟习以及构想模式赐与了改过,克服了事倍功半的自觉构想以及有效构想

第四讲 PI综合模式

本节中,并重讲授了两个问题:电源完备性的素质,以及电源完备性以及旌旗旗号完备性之间的干系。尤为夸大电源完备性指的是当旌旗旗号处于回升沿以及起飞沿部门时,电源体系所发作的问题,而了始终是业界遍布以为的电源体系的纹波。这一缺陷熟习,导致了始终少高速体系构想了始终患上模式,走了弯路。在本节中,结合讲师自身多年的样式履历,创举性地总结了电源完备性构想的模式英华,使读者可能直接捉住构想素质,进步构想针对于性以及有用性。除了此以外,为使读者可能贯透明白电子产物的理念,本节还从芯片构想以及体系牢靠性两个角度扩张讲授电源完备性的认识,使读者频苹忌削白电源完备性构想的须要性以及范围性。

第五讲 DDR2旌旗旗号完备性仿真综合实例

在学习过背面几节关于旌旗旗号完备性的基本认识以及构想模式之后,本节内容以DDR2的构想为例,结合工具的运用,报告实现高速体系构想历程中,举行SI仿真综合的模式以及同样寻常流程。目的是让工程师体会该如何入手举行一个现实的高速电路的构想与综合,明了旌旗旗号仿真综合所解决问题的着眼点息争决模式。假设读者能找到一个手边的现实案例,按着视频中的法式实现构想流程,对于高速旌旗旗号仿真综合以及构想有亲身的体会,会得到更好的学习了局,实现向高速旌旗旗号综合范畴迈出的第一步。

第六讲 DDRx体系构想与综合

在学习了基本的高速旌旗旗号的基本问题以及综合模式之后,本讲内容结合业界的现实需要,讲授DDRx存储体系技术的变质以及成长。帮手读者在体会DDRx体系技术情理的底子上,明白并把握如何构想保险高效的DDRx体系。由于DDRx体系的技术传承性,本节内容涵盖了从DDR1到DDR3的技术范畴。而由于DDR4比拟于前几代的DDR体系有了了始终少变迁,在构想特色上又更多的表当初软件以及硬件相结合的模式,以及前几代的DDRx体系在构想模式以及仿真综合技术上有所了始终同,因此我们将DDR4部门孤独做为后续一讲。

第七讲 DDR4技术范例详解

本节针对于当初干流的DDR4技术,接收以及DDR3体系比拟的模式,对于DDR4的新增成果、关键技术以及一些新模式,以及体系构想问题举行片面讲授。在空虚明白以及把握DDR4的技术细节以及特色后,阐明问题综合思绪以及仿真模式。尤为是对于DDR4体系启动时的初始化以及校准流程的讲授,有助于读者对于DDR4体系的片面把握以及明白。在当初已经执行的DDR4体系中,所表现的问题90%都以及这部门内容干系。

第八讲 高速Serdes链路构想与综合第一部门

第八讲高速体系构想(第一部门),并重于现实运用,除了报告高速Serdes的基本情理以外,对于背面几节中所报告过的高速旌旗旗号构想技术都将在这一部门举行深入会商以及明白,从明白高速旌旗旗号传输的情理以及素质触发,以原形的PCB构想落实为弛缓目的,一一讲授以及展示xGHz的高速PCB电路构想技术细节。通过历程这一讲第掸习,使读者空虚明白高速旌旗旗号的理论知识以及现实电路构想相结合的运用本领,知行合一,融汇意会,为更低等的构想挑衅打下坚实的底子。

第九讲 高速Serdes链路构想与综合第二部门

在本节中,第八讲高速体系构想(第二部门),并重于xGHz旌旗旗号的仿真综合。由于旌旗旗号的高速率,xGHz的旌旗旗号仿真综合以及激进旌旗旗号的仿真综合模式有了始终少了始终同,在旌旗旗号的鼓舞模式、观观察角度、旌旗旗号品质的评判尺度,综合流程上都有所了始终同。通过历程本讲第掸习,读者可能体会到这些了始终同,以及如何做xGHz的旌旗旗号仿真综合,更弛缓的是,这些技术都还在了始终时地成长美满中,因此这部门学习着实了始终是落幕,而是更好地学习以及把握更低等技术的底子。

讲师介绍

邵鹏,毕业于北京大学计较机系。历任IBM、Intel中国钻研院体系架构师,钻研员。从事高功能办事器底子架构钻研,并担当从芯片到板级、体系全流程高速链路构想与仿真事变。

 

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